Poste et missions

Dans le cadre du développement de nos activités, nous recherchons un(e) Ingénieur vérification digitale (UVM).

Vos missions seront les suivantes :

  • Définition des spécifications de test dans DoorsNG
  • Développement de testbench SV/UVM pour verification digitale
  • Développement et déverminage des test cases et des checkers en langage System Verilog UVM
  • Développement d’environnement de vérification mixed mode en langage Verilog AMS et System Verilog
  • Développement et déverminage des test cases et des checkers en langage Verilog AMS et System Verilog

Le poste est basé sur la région Toulouse (31) et est à pourvoir dès que possible.

Profil et compétences

Vos Compétences techniques :

  • Connaissance des circuits numériques
  • Langage de scripts et d’automatisation sous Unix (Python ou langages siimilaires)
  • System Verilog, Verilog RTL, UVM
  • Cadence Incisiv
  • Processus et cycle de développement d’un circuit intégré
  • Outils et methodologies avancés de verification (System Verilog, UVM, E, SVA)
  • Système de contrôle de version (DesignSync)
  • Système de gestion des exigences (DoorsNG)
  • Anglais courant
  • Au moins 2 ans d’expérience

     

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    DISY Maëva

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