Poste et missions

Dans le cadre du développement de nos activité, nous recherchons un(e) Ingénieur UVM.

Vos missions principales seront :

  • Développement de modèles comportementaux de blocs analogiques en langage Verilog AMS
  • (Real Number Modeling, WREAL)
  • Développement d’environnement de vérification mixed mode en langage Verilog AMS et System Verilog
  • Développement et déverminage des test cases et des checkers en langage Verilog AMS et System Verilog

Profil et compétences

Les Compétences requises sont :

  • Connaissance de base des circuits analogiques
  • Langage de scripts et d’automatisation sous Unix (Python ou langages similaires)
  • System Verilog, Verilog RTL, Verilog-AMS/Verilog-A, WREAL
  • Cadence Virtuoso, simulateur Spectre, Cadence Incisiv
  • Processus et cycle de développement d’un circuit intégré
  • Outils et méthodologies avancés de vérification (System Verilog, UVM, E, SVA)
  • Système de contrôle de version (DesignSync)
  • Anglais courant
  • Au moins 2 ans d’expérience

Le poste est à pourvoir dès que possible sur Toulouse (31).

Pourquoi SERMA ?

Intégrer le Groupe SERMA c'est intégrer un groupe en forte croissance,  bénéficiant de 30 ans d'expérience en électronique.
Depuis sa création, le Groupe SERMA s’appuie sur des valeurs qui ont fait son succès :
  • Respect des collaborateurs et des clients
  • Management technique de proximité
  • Esprit d’équipe et de solidarité
En nous rejoignant, vous prenez part à des projets innovants et bénéficiez de réelles opportunités d’évolution professionnelle.
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DISY Maëva

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