Vise à outiller l’apprenant pour savoir structurer et piloter une stratégie de vérification complète en utilisant une méthodologie universelle.
UVM : Concepts et architecture
Nécessite un niveau ingénieur maîtrisant la conception et la vérification d’IP en utilisant le langage SystemVerilog.
Une connaissance des principes de la programmation orientée objet est obligatoire.
Il est indispensable d’avoir une License Modelsim Questa (siemens EDA) ou Xcelium (Cadence) ou VCS (Synopsys).
S’adresse aux ingénieurs verification souhaitant industrialiser la validation fonctionnelle, structurer des environnements de test orientés objet, scalables et réutilisables, et piloter la fermeture par le coverage.
Ingénieur
Présentation PowerPoint, mini projets et simulations
Evaluation en début et fin de formation, quizz…
5 jours ouvrés avant le début de la formation (si financement OPCO).
Une attestation de formation conforme aux dispositions de l’Article L. 6353-1 alinéa 2 remise au stagiaire.
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