Vise à outiller l’apprenant pour construire des testbenchs avancés, robustes et réutilisables, au-delà du Verilog procédural.
Fondamentaux de SystemVerilog :
Nécessite un niveau ingénieur maîtrisant la conception et la vérification d’IP pour exploiter efficacement SystemVerilog.
Une connaissance des principes de la programmation orientée objet est obligatoire.
Il est indispensable d’avoir une License Modelsim Questa (siemens EDA) ou Xcelium (Cadence) ou VCS (Synopsys).
S’adresse aux ingénieurs de vérification cherchant à professionnaliser leur flux de vérification.
Ingénieur
Présentation PowerPoint, mini projets et simulations
Evaluation en début et fin de formation, quizz…
5 jours ouvrés avant le début de la formation (si financement OPCO).
Une attestation de formation conforme aux dispositions de l’Article L. 6353-1 alinéa 2 remise au stagiaire.
Pour toutes informations et inscriptions
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